Языки VHDL и VERILOG в проектировании цифровой аппаратуры, Поляков А.К., 2016

Языки VHDL и VERILOG в проектировании цифровой аппаратуры, Поляков А.К., 2016.

   Книга посвящена проектированию цифровых систем с помощью высокоуровневых языков описания аппаратуры (Hardware Description Language — HDL) — Verilog и VHDL. Эти языки являются международным стандартом и используются как системами анализа (моделирование), так и системами синтеза цифровой аппаратуры. С единых позиций изложены основные концепции этих языков. Даны рекомендации по стилю кодирования, синтезабельности и верификации HDL-описаний проектируемых систем.
Приведены примеры синтезабельных описаний узлов и устройств и организации функциональных тестов.
В приложение вынесены справочные данные по языкам VHDL и VERILOG.
Автор предполагает, что читатель знаком с основами программирования и основами проектирования цифровых устройств.




Модельное время и имитация параллельных процессов.
Особенности инструмента, с помощью которого реализуется модельный эксперимент (в нашем случае это ЭВМ), определенным образом сказываются на структуре описания модели и характере погрешностей.

В структурном аспекте моделируемая система (объект проекта — object, entity) представляется как композиция из элементов-компонент (component) и связей между ними (net). Компонентом принято считать объект, внутренняя структура которого не представляет интерес на принятом уровне рассмотрения.

В поведенческом аспекте моделируемая система представляется множеством процессов (process), взаимодействующих путем обмена сигналами (signal). Изменение сигнала — событие (event) в одном процессе может запускать другие процессы, которые, в свою очередь, порождают следующие события.

ОГЛАВЛЕНИЕ.
Предисловие. Языки VHDL и VERILOG.
Введение. HDL — исторический экскурс и перспективы.
Глава 1. HDL — взгляд схемотехника и взгляд программиста.
1.1. HDL — взгляд разработчика аппаратуры.
1.1.1. Отображаемые аспекты.
1.1.2. Интерфейс объекта проекта.
1.1.3. Описание структуры объекта проекта.
1.1.4. Связь имен компонентов и объекта проекта.
1.1.5. Поведение объекта проекта.
1.1.6. Разнообразие стилей описаний архитектур.
1.2. HDL — взгляд программиста.
1.2.1. Лексические элементы HDL.
1.2.2. Данные (объекты): типы и виды.
1.2.3. Операции и выражения.
1.2.4. Операторы.
1.2.5. Механизм расширения языка.
1.2.6. Область видимости данных.
1.2.7. Модули и библиотеки проекта.
Глава 2. Базовые понятия HDL — процессы, задержки, алфавит.
2.1. Параллельные процессы.
2.1.1. Параллельные операторы HDL.
2.1.2. Оператор процесса.
2.1.3. Краткие формы записи процессов.
2.1.4. Присваивание с дельта-задержкой.
2.1.5. Механизм воспроизведения модельного времени.
Вопросы и упражнения.
2.2. Задержки сигналов.
2.2.1. Инерционная и транспортная задержка.
2.2.2. Резекция и неопределенность коротких сигналов.
2.3. Векторные операции и компактность описаний систем.
2.3.1. Векторы.
2.3.2. Оператор генерации.
2.4. Алфавит моделирования.
2.4.1. Четырехзначный алфавит.
2.4.2. Девятизначный алфавит VHDL.
2.4.3. Х-пессимизм и оптимизм.
2.5. Описание монтажных И (ИЛИ) и общей шины.
2.5.1. Общая шина.
2.5.2. Монтажное И, ИЛИ.
2.6. Атрибуты объектов и контроль запрещенных ситуаций.
2.6.1. Контроль запрещенных ситуаций.
2.6.2. Атрибуты VHDL-сигналов.
Глава 3. Способы HDL-описаний простых узлов.
3.1. Комбинационная схема F.
3.1.1. Описание интерфейса.
3.1.2. Процессная форма описания поведения.
3.1.3. Потоковое описание поведения.
3.1.4. Структурное описание.
3.1.5. Объявление конфигурации.
3.1.6. Контроль временных соотношений.
3.1.7. VERILOG-описание, использующее примитивы.
3.2. Схемы с памятью.
3.2.1. D-триггер.
3.2.2. D-триггер со сбросом.
3.3.3. Схема D-триггера на вентилях ИНЕ.
3.2.4. D-триггер как примитив VERILOG.
3.2.5. Модель RS-триггера-защелки.
3.2.6. Модель Т-триггера.
3.2.7. VHDL — оператор блока в модели триггера типа «защелка».
3.3. Модель блока синхронной памяти.
3.3.1. VHDL-модель.
3.3.2. VERILOG-модель.
3.3.3. VERILOG — модель памяти с учетом задержек и контролем временных параметров сигналов в блоке specify.
3.3.4. VHDL — модель памяти с общим регистром входных-выходных данных.
Глава 4. Функциональная верификация HDL-описаний.
4.1. Пример верификации описания простого объекта проекта F.
4.2. Стратегия функциональной верификации.
4.2.1. Типы тестов.
4.2.2. Полнота теста.
4.3. Оценка полноты функциональных тестов.
4.3.1. Эвристические метрики.
4.3.2. Программные метрики.
4.3.3. Автоматно-метрический подход.
4.3.4. Моделирование неисправностей.
4.3.5. Мониторинг событий и проверка контрольных соотношений в модели.
4.4. Компоненты тестирующей программы.
4.4.1. Тактовый генератор.
4.4.2. Генератор сигнала сброса.
4.4.3. Входные векторы.
4.4.4. Сравнение выходов модели с эталоном (VERILOG).
4.5. Быстродействие и расход памяти инструментальной ЭВМ.
4.5.1. Расход памяти.
4.5.2. Быстродействие тестирующей программы.
4.6. Отладка тестирующей программы.
4.6.1. Порядок отладки.
4 6.2. Общие рекомендации.
4.7. Автоматизация построения тестирующих программ.
4.8. Структурированный тест объекта проекта F.
4.8.1. Генератор сигналов GEN.
4.8.2. Регистратор сигналов WRITER.
4.8.3. Архитектура теста — структурное описание.
4.9. Модельный эксперимент с самопроверкой.
4.9.1. VHDL-вариант.
4.9.2. VERILOG-вариант.
4.9.3. Модельный эксперимент со сравнением двух моделей F.
4.10. VHDL-модель и простой тест микросхемы памяти.
4.10.1. Микросхема К134РУ6.
4.10.2. Описание интерфейса микросхемы.
4.10.3. Архитектура объекта SK134RU6.
4.10.4. Модельный эксперимент с микросхемой ОЗУ.
Глава 5. Синтезабельность HDL-онисаний.
5.1. Общие принципы построения синтезабельных описаний.
5.1.1. Повторнопригодность проектов.
5.1.2. Твердые и мягкие макросы.
5.1.3. Что такое «хороший проект макроса».
5.2. Рекомендации по стилю кодирования HDL-описаний.
5.2.1. Рекомендации общего плана.
5.2.2. Рекомендуемая структура и примеры имен сигналов.
5.2.3. Организация базы данных проекта.
5.3. Что такое «хорошие» модули-макросы.
5.3.1. Общие рекомендации.
5.3.2. Дополнительные замечания.
5.4. RTL-описание.
5.5. Синтезабельное подмножество HDL.
5.5.1. Основные синтезабельные конструкции.
5.5.2. Синтезабельные библиотеки типовых узлов.
5.5.3. Синтезабельные образы узлов.
5.6. Синтезабельные описания комбинационных узлов.
5.6.1. Мультиплексоры.
5.6.2. Дешифраторы (демультиплексоры).
5.6.3. Тристабильный буфер-ключ.
5.6.4. n-разрядный компаратор.
5.6.5. Типичные ошибки в описании комбинационных узлов.
5.6.6. Результаты синтеза одноразрядного сумматора.
5.7. Триггеры и регистры.
Общая структура описаний.
5.7.1. D-триггер-асинхронный сброс-установка.
5.7.2. Триггер-синхронный сброс и установка.
5.7.3. Регистры с разрешающим входом.
5.7.4. Защелки.
5.7.5. Сдвигатели.
5.7.6. Счетчики.
5.7.7. Регистровые файлы и блоки памяти.
5.7.8. Типичные ошибки в описаниях триггеров и регистров.
5.7.9. Пример синтеза счетчика.
5.8. HDL-описания автоматов.
5.8.1. Автоматы Мили и Мура.
5.8.2. VERILOG — описание и тест автомата управления светофором.
5.8.3. VHDL — описание и тест автомата управления светофором.
5.8.4. Синтез VERILOG — описания автомата управления светофором.
Глава 6. Реализация шифроалгоритма RC4 на ПЛИС.
6.1. Шифроалгоритм RC4.
6.2. HDL-спецификация алгоритма RC4.
6.2.1. Verilog.
6.2.2. VHDL.
6.3. ПЛИС семейства Virtex.
6.3.1. Возможности.
6.3.2. Архитектура семейства Virtex.
6.4. VHDL-вариант реализации автомата RC4.
6.4.1. Блок памяти.
6.4.2. Распределение микроопераций алгоритма по тактам.
6.4.3. VHDL-описание автомата RC4.
6.4.4. VHDL-тест автомата RC4.
6.4.5. Результаты синтеза с памятью на триггерах.
6.4.6. Результаты синтеза с использованием блочной памяти.
6.5. VERILOG-описание автомата RC4.
6.5.1. Описание автомата.
6.5.2. Тест.
6.5.3. Результаты синтеза.
Глава 7. Функциональная модель микросхемы двухпортовой синхронной памяти.
7.1. Состояние вопроса.
7.2. Некоторые свойства моделей RAM.
7.3. Двухпортовая синхронная память.
7.4. VHDL-модель блока памяти.
7.4.1. Интерфейс.
7.4.2. Архитектура.
7.4.3. Пакет со значениями временных параметров.
7.4.4. Модуль контроля временных параметров.
7.4.5. Пакет функций преобразования типов данных.
7.5. VERILOG-модель блока памяти.
7.5.1. Интерфейс микросхемы.
7.5.2. Тело модуля.
7.5.3. Задание и контроль временных параметров.
7.5.4. Функциональная часть.
7.6. Тестирующая программа.
7.6.1. Переменные и константы.
7.6.2. Процедуры ЗАПИСИ-ЧТЕНИЯ.
7.6.3. Подача тестовых векторов.
7.6.4. Временные параметры сигналов теста.
Приложение 1. Краткий справочник по языку VHDL.
1. Основы VHDL.
2. Основные различия версий VHDL-93 и VHDL-87.
3. Синтезабельное подмножество языка VHDL.
4. Предопределенное окружение языка VHDL.
4.1. Пакет STANDARD.
4.2. Пакет ТЕХНО.
4.3. Предопределенные атрибуты.
5. Многозначная логика — IEEE пакеты и функции преобразования типов.
1. Пакет IEEE STD_LOGIC_1164.
2. Пакет IEEE NUMERIC_STD.
3. Пакет IEEE NUMERIC_BIT.
4. Пакет Synopsys STD_LOGIC_ARITH.
5. Пакет STD_LOGIC_UNSIGNED.
Приложение 2. VERILOG — краткий справочник.
1. Лексические элементы.
1.1. Символы.
1.2. Комментарии и аттрибуты.
1.3. Символы операций и скобок.
1.4. Имена.
1.5. Логические значения.
2. Литералы.
2.1. Целые.
2.2. Вещественные (реальные — real) литералы.
3. Типы и виды данных.
3.1. Вид переменная.
3.2. Вид соединение (цепь, связь).
3.3. Другие виды и типы данных.
4. Объявление данных и область видимости.
4.1. Объявление данных.
4.2. Область видимости объявлений данных.
5. Операции.
6. Выражения.
6.1. Обычные выражения.
6.2. Выражения с полями векторов и массивов.
6.3. Задержанные выражения.
6.4. Условные выражения.
6.5. Выделение разрядов и полей.
6.6. Выделение элементов массивов.
7. Последовательные операторы (процедурные).
7.1. Оператор ожидания (задержки).
7.2. Оператор присваивания переменной.
7.3. Условный оператор.
7.4. Оператор выбора.
7.5. Оператор цикла.
7.6. Оператор выхода из группы.
7.7. Примеры последовательных операторов.
8. Процедурные блоки.
9. Группы операторов.
10. Процедуры и функции.
10.1. Процедуры task.
10.2. Функции function.
11. Параллельные операторы и блоки.
12. Модуль проекта.
12.1. Стиль описания VERILOG-95.
12.2. Стиль VERILOG-2000 (ANSI-C).
13. Конкретизация — вызов экземпляров модулей.
13.1. VERILOG-95.
13.2. VERILOG-2000.
14. Системные операторы и функции.
14.1. Форматируемый ввод-вывод.
14.2. Работа с файлами.
15. Блок спецификаций временных соотношений-specify (несинтезабельная конструкция).
15.1. Объявление спецпараметров.
15.2. Средства проверки временных соотношений.
15.3. Задержки путей распространения сигналов.
16. Синтезабельные конструкции.
17. Директивы компиляции (перечислены только основные).
Используемые сокращения.
Интернет-ресурсы.
Список литературы.

Купить .








Теги: учебник по программированию :: программирование :: Поляков